集成电路的选择
现代的数字集成电路大多是基于CMOS技术制造的。CMOS器件的静态功耗比较低，但是快速开关CMOS器件需要从电源处有更多的瞬态功率分配。一个高速CMOS器件对电源的动态要求可能会超过一个类似的Bipolar（TTL）器件。因此在这些器件旁边需要使用去耦电容来减少对电源的瞬态需要。
对于组合逻辑电路，时钟抖动、电力线谐波可能会在使用不同种类的逻辑器件时产生，例如CMOS和TTL,这主要是因为它们有不同的开关门限。为了避免这种问题，最好使用同类逻辑器件。现在多数设计者选择CMOS器件时因为它们有一个很高的干扰极限。由于使用CMOS技术制造，CMOS逻辑器件是和微控制器接口的首选逻辑器件。很重要的一点是使用CMOS器件时，输入脚位在不使用的时候应当接地或者接到电源，因为在MCU电路中，噪音干扰也会使这些没有使用的输入端口变得无规律的变化，有可能使MCU执行不该执行的代码。
现在集成电路的封装五花八门，但是总体而言，集成电路的引线越短，EMI的问题就越少。所以表面贴装的集成电路是EMC设计的最佳选择，因为它有低的寄生效应和回路面积。更进一步地提高PCB上直接使用芯片绑定的方法。
管脚的排列方法也会影响EMC的效能。将IC的电源供给线放在IC封装的中央，可以获得从芯片核到封装管脚最短的引线长度，也就具有更低的引线感应系数，接近的VCC和IGND管脚可以使去耦电容更容易布局和作用更明显。
在单板电路设计中或整个系统中，时钟电路是影响EMC效能的主要因素之一。许多从IC而来的干扰都和时钟频率或者它的谐振分量有关。这就需要更好的电路设计和PCB Layout技术应用在系统时钟设计中来减小这些干扰。良好的接地，充足的去耦电容和旁路电容都可以减小这些辐射。在CLOCK的分配上使用高阻抗的缓冲也可以减小从时钟信号而来的反射和噪音干扰。
对于组合逻辑电路，时钟抖动、电力线谐波可能会在使用不同种类的逻辑器件时产生，例如CMOS和TTL,这主要是因为它们有不同的开关门限。为了避免这种问题，最好使用同类逻辑器件。现在多数设计者选择CMOS器件时因为它们有一个很高的干扰极限。由于使用CMOS技术制造，CMOS逻辑器件是和微控制器接口的首选逻辑器件。很重要的一点是使用CMOS器件时，输入脚位在不使用的时候应当接地或者接到电源，因为在MCU电路中，噪音干扰也会使这些没有使用的输入端口变得无规律的变化，有可能使MCU执行不该执行的代码。
现在集成电路的封装五花八门，但是总体而言，集成电路的引线越短，EMI的问题就越少。所以表面贴装的集成电路是EMC设计的最佳选择，因为它有低的寄生效应和回路面积。更进一步地提高PCB上直接使用芯片绑定的方法。
管脚的排列方法也会影响EMC的效能。将IC的电源供给线放在IC封装的中央，可以获得从芯片核到封装管脚最短的引线长度，也就具有更低的引线感应系数，接近的VCC和IGND管脚可以使去耦电容更容易布局和作用更明显。
在单板电路设计中或整个系统中，时钟电路是影响EMC效能的主要因素之一。许多从IC而来的干扰都和时钟频率或者它的谐振分量有关。这就需要更好的电路设计和PCB Layout技术应用在系统时钟设计中来减小这些干扰。良好的接地，充足的去耦电容和旁路电容都可以减小这些辐射。在CLOCK的分配上使用高阻抗的缓冲也可以减小从时钟信号而来的反射和噪音干扰。
